`timescale 1ns / 1ps

module rmii_ctrl_test;

	// Inputs
	reg clk;
	reg rst;

	// Outputs
	wire REF_CLK;
	wire [1:0] TXD;
	wire TXEN;

	// Instantiate the Unit Under Test (UUT)
	rmii_controller uut (
		.clk(clk), 
		.rst(rst), 
		.REF_CLK(REF_CLK), 
		.TXD(TXD), 
		.TXEN(TXEN)
	);
	
	always #2.5 clk = ~clk;

	initial begin
		// input initialization
		clk = 0;
		rst = 1;

		// global reset
		#5;
        
		// stimulus
		rst = 0;
		
	end
      
endmodule

